תיאור

מהנדס/ת ASIC בכיר/ה בחברת Astera Labs תעבוד על עיצוב בלוקים דיגיטליים מורכבים בתוך פלטפורמת Intelligent Connectivity שלנו, שמיועדת לפתור병bottlenecks בתשתיות AI בקנה מידה גדול. התפקיד דורש שלוש שנים לפחות בעיצוב לוגיקה בחברות חצי מוליכים, שליטה ב-Verilog או SystemVerilog, והבנה עמוקה של עקרונות עיצוב דיגיטלי ו-RTL. תהיו בעלי בעלות מלאה על הפיתוח מהגדרה בשלב גבוה עד implementation ב-backend, תוך עבודה הדוקה עם צוותי Architecture, Verification וBackend כדי להשיג יעדי PPA וטיפול בתהליכי deep-submicron. מיקום: תל אביב · מחלקה: Design Engineering להגשת מועמדות: באתר החברה, דרך הכפתור למטה

פרטים

מיקום

תל אביב