תיאור

מהנדס/ת Formal Verification בחטיבת AI של Ceva, אחראי/ת על מחזור מלא של אימות פורמלי של עיצובי RTL בעזרת כלים מתקדמים. תפקידך יכלול פיתוח System Verilog Assertions, הגדרת אסטרטגיות אימות וביצוע sign-off של תכניות אימות מורכבות בשיתוף עם צוותי Design ו-Verification. דרוש תואר ראשון בהנדסת חשמל, 3-5 שנות ניסיון בתפקידי verification וביכולת גבוהה ב-System Verilog. מתאים ל-engineer בעל יכולת ניתוח מעמיקה, יוזמה עצמית וקיבולת להעביר משימות מורכבות בסביבה דינמית. מיקום: רעננה · עבודה מרחוק · משרה מלאה להגשת מועמדות: באתר החברה, דרך הכפתור למטה

פרטים

מיקום

רעננה