תיאור

מהנדס/ת עיצוב לוגיקה בצוות Front-End Design של Cisco Silicon One, המפתח שבבים מתקדמים לתיקיית הניתוב של Cisco. התפקיד כולל כתיבת וביקורת על מפרטי מיקרו-ארכיטקטורה, יישום RTL בVerilog/SystemVerilog, שיתוף פעולה עם צוותי verification ו-physical design, וביצוע debug וvalidation בלוב. דרוש/ה בעל/ת תואר B.Sc./M.Sc. בהנדסת חשמל מאוניברסיטה מובילה, עם 6+ שנות ניסיון בעיצוב RTL, ידע בUVM וב-functional verification. יתרון לחוויה במערכות mixed-signal וב-Clock Domain Crossing. מיקום: קיסריה · משרה מלאה להגשת מועמדות: באתר החברה, דרך הכפתור למטה

פרטים

מיקום

קיסריה