תיאור

מהנדס/ת Logic Design בצוות Front-End Design של Cisco Silicon One תתכננו ותממשו בעיצוב שבבים מתקדמים בקנה מידה עולמי. התפקיד כולל כתיבת RTL ב-Verilog/SystemVerilog, עבודה על מיקרו-ארכיטקטורה, אינטגרציה של שבב מלא וסגירת בעיות timing עם צוות ה-Physical Design. נדרשות לפחות 6 שנות ניסיון בתכנון RTL, ידע ב-UVM וחזון הנדסי עמוק. ניסיון בסימולציות MATLAB, מערכות mixed-signal ו-Clock Domain Crossing יתנו יתרון משמעותי. מיקום: תל אביב · משרה מלאה להגשת מועמדות: באתר החברה, דרך הכפתור למטה

פרטים

מיקום

תל אביב