תיאור

מהנדס/ת Formal Verification בכיר/ה ב-Astera Labs בתחום Silicon Engineering, אחראי/ת על פיתוח וניהול סביבות אימות פורמלי מ-השלב ההתחלתי עד חתימת התכנון הסופית לשבבים המחוברים לתשתיות AI בעולם. התפקיד דורש ניסיון של 4+ שנים ב-Formal Verification בחברות semiconductors עם שליטה עמוקה בכלים כמו Jasper ו-VC Formal, הבנה מעמיקה של עיצוב RTL וחוקי עיצוב, וכישורי תקשורת חזקים. יתרון לקורות חיים של מועמדים עם ניסיון ב-SystemVerilog UVM וידע בתקני Ethernet, NVLink או PCIe. מיקום: תל אביב · מחלקה: Silicon Engineering CCE2 להגשת מועמדות: באתר החברה, דרך הכפתור למטה

פרטים

מיקום

תל אביב