Senior/ Staff Formal Verification Engineer
מהנדס/ת Formal Verification בכיר/ה ב-Astera Labs בתחום Silicon Engineering, אחראי/ת על פיתוח וניהול סביבות אימות פורמלי מ-השלב ההתחלתי עד חתימת התכנון הסופית לשבבים המחוברים לתשתיות AI בעולם. התפקיד דורש ניסיון של 4+ שנים ב-Formal Verification בחברות semiconductors עם שליטה עמוקה בכלים כמו Jasper ו-VC Formal, הבנה מעמיקה של עיצוב RTL וחוקי עיצוב, וכישורי תקשורת חזקים. יתרון לקורות חיים של מועמדים עם ניסיון ב-SystemVerilog UVM וידע בתקני Ethernet, NVLink או PCIe. מיקום: תל אביב · מחלקה: Silicon Engineering CCE2 להגשת מועמדות: באתר החברה, דרך הכפתור למטה
חברה
Astera Labs
תל אביב
המשרה מתפרסמת ישירות באתר של Astera Labs. ההגשה נעשית שם; אנחנו רק עוזרים לה להגיע אליכם.
כל המשרות הפתוחות ב-Astera Labs ←להגשת מועמדות באתר החברהרוצים עד 3 משרות מתאימות במייל כל בוקר? הדביקו קורות חיים.שאלו על המודעהמודעה זו נאספה ממקור ציבורי חיצוני. ליצירת קשר עם המפרסם, פנו ישירות לפוסט המקורי.
לעמוד המקורי באתר job-boards.greenhouse.io