תיאור

מהנדס/ת אימות עיצוב בכיר/ה בחברת Astera Labs תפקיד בפיתוח סביבות אימות מורכבות עבור שבבי ASIC בדור הבא של תשתיות AI. התפקיד כולל פיתוח testbenches וסביבות SystemVerilog/UVM, ניתוח coverage, ודיבאגינג של בלוקים דיגיטליים מורכבים בשיתוף עם צוות ה-Design. נדרש תואר ראשון בהנדסת חשמל, 3+ שנות ניסיון בפירות ASIC, ידע עמוק ב-SystemVerilog ומתודולוגיות אימות סטנדרטיות, בעיקר UVM. רצוי: תואר שני, ניסיון בפרוטוקולים כמו PCIe או CXL, וכישורים בדיבאגינג וחשיבה אנליטית חדה. מיקום: תל אביב · מחלקה: ASIC Engineering להגשת מועמדות: באתר החברה, דרך הכפתור למטה

פרטים

מיקום

תל אביב