תיאור

מנהל/ת Design Verification ב-Astera Labs יוביל/תי את הביצוע של עיצוב RTL בבלוקים מורכבים בתוך פלטפורמת החיבוריות CCE2, העובדת על טכנולוגיות PCIe, CXL, Ethernet וממשקים חדשניים לאינפרא AI. התפקיד דורש ניסיון של 5+ שנים בעיצוב דיגיטלי עם שליטה חזקה ב-Verilog/SystemVerilog, timing closure ו-CDC, לצד הבנה מעמיקה של ממשקים בעלי מהירות גבוהה. כמנהל/ת תהיה/יהיו אחראי/ת גם לשיתוף פעולה עם צוותי Architecture, Verification ו-Physical Design, ניהול מחזור העיצוב מעיצוב ועד tapeout, ותהדרכת מהנדסי/ות ג'וניור/ים. תפקיד טכני בעל השפעה גבוהה בחברת צמיחה מהירה, במשימה לספק סיליקון המגדיר את אינפרא AI העולמית. מיקום: תל אביב · מחלקה: Design Verification CCE2 להגשת מועמדות: באתר החברה, דרך הכפתור למטה

פרטים

מיקום

תל אביב