תיאור

מהנדס/ת אימות עיצוב בכיר בחברת Astera Labs יפתח סביבות אימות מתקדמות עבור שבבי ASIC המיועדים לתשתיות AI בעולם. התפקיד כולל פיתוח testbenches ברמת יחידות ותת-מערכות באמצעות SystemVerilog ו-UVM, ביצוע תוכניות אימות מפורטות, והטמעת מודלים של כיסוי פונקציונלי. המועמד יעבוד בשיתוף קרוב עם מהנדסי עיצוב לאתר וליישם באגים בעיצובים דיגיטליים מורכבים. נדרשת תואר ראשון בהנדסה חשמלית או תחום קשור, ידע בלוגיקה דיגיטלית, שליטה בתכנות (C/C++ או Python) והכרות בסיסית עם Verilog או SystemVerilog. מיקום: תל אביב · מחלקה: ASIC Engineering להגשת מועמדות: באתר החברה, דרך הכפתור למטה

פרטים

מיקום

תל אביב