Переводим страницу на русский… это может занять несколько секунд.
Переводим страницу на русский… это может занять несколько секунд.
Senior/ Staff Formal Verification Engineer
מהנדס/ת Formal Verification בכיר/ה ב-Astera Labs בתחום Silicon Engineering, אחראי/ת על פיתוח וניהול סביבות אימות פורמלי מ-השלב ההתחלתי עד חתימת התכנון הסופית לשבבים המחוברים לתשתיות AI בעולם. התפקיד דורש ניסיון של 4+ שנים ב-Formal Verification בחברות semiconductors עם שליטה עמוקה בכלים כמו Jasper ו-VC Formal, הבנה מעמיקה של עיצוב RTL וחוקי עיצוב, וכישורי תקשורת חזקים. יתרון לקורות חיים של מועמדים עם ניסיון ב-SystemVerilog UVM וידע בתקני Ethernet, NVLink או PCIe. מיקום: תל אביב · מחלקה: Silicon Engineering CCE2 להגשת מועמדות: באתר החברה, דרך הכפתור למטה
Company
Astera Labs
Тель-Авив
This role is published on Astera Labs's own site. You apply there; our part is getting it seen.
Apply on the company siteWant up to 3 matching jobs by mail every morning? Paste your CV.Спросить об объявленииThis listing was collected from a public external source. To contact the poster, visit the original post.
Original page at job-boards.greenhouse.io