Junior Design Verification Engineer
Description
מהנדס/ת אימות עיצוב בכיר בחברת Astera Labs יפתח סביבות אימות מתקדמות עבור שבבי ASIC המיועדים לתשתיות AI בעולם. התפקיד כולל פיתוח testbenches ברמת יחידות ותת-מערכות באמצעות SystemVerilog ו-UVM, ביצוע תוכניות אימות מפורטות, והטמעת מודלים של כיסוי פונקציונלי. המועמד יעבוד בשיתוף קרוב עם מהנדסי עיצוב לאתר וליישם באגים בעיצובים דיגיטליים מורכבים. נדרשת תואר ראשון בהנדסה חשמלית או תחום קשור, ידע בלוגיקה דיגיטלית, שליטה בתכנות (C/C++ או Python) והכרות בסיסית עם Verilog או SystemVerilog. מיקום: תל אביב · מחלקה: ASIC Engineering להגשת מועמדות: באתר החברה, דרך הכפתור למטה
Details
Location
false
Location
Тель-Авив
Junior Design Verification Engineer
This role is published on Astera Labs's own site. You apply there; our part is getting it seen.
Apply on the company siteСпросить об объявленииSource
This listing was collected from a public external source. To contact the poster, visit the original post.
Original page at job-boards.greenhouse.io