Description

Ingénieur/e de vérification de conception au niveau Staff ou Principal chez Astera Labs, qui développe des solutions de connectivité semi-conducteurs de pointe pour les infrastructures IA à grande échelle. Votre rôle consistera à développer et maintenir des environnements de vérification complexes utilisant SystemVerilog et UVM, y compris les testbenches et les vérificateurs pour la vérification des blocs numériques et des chips complets, et à travailler en étroite collaboration avec les ingénieurs de conception pour identifier et résoudre les bugs complexes. Requis : diplôme de premier cycle en génie électrique et 5+ ans d'expérience éprouvée en vérification ASIC, avec une connaissance approfondie des méthodologies de vérification standard et d'excellentes capacités de débogage. Localisation : Tel Aviv · Département : ASIC Engineering Pour postuler : sur le site de l'entreprise, via le bouton ci-dessous

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Location

Tel Aviv