Description

Ingénieur/e Vérification Formelle Senior chez Astera Labs dans le domaine de Silicon Engineering, responsable du développement et de la gestion des environnements de vérification formelle de la phase initiale à la signature finale de la conception pour les puces connectées aux infrastructures d'IA dans le monde. Le poste nécessite 4+ années d'expérience en Vérification Formelle dans des entreprises de semiconducteurs avec une maîtrise approfondie d'outils tels que Jasper et VC Formal, une compréhension approfondie de la conception RTL et des règles de conception, ainsi que de solides compétences en communication. Un atout pour les CV des candidats ayant de l'expérience en SystemVerilog UVM et des connaissances des normes Ethernet, NVLink ou PCIe. Localisation : Tel Aviv · Département : Silicon Engineering CCE2 Pour postuler : sur le site de l'entreprise, via le bouton ci-dessous

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Location

Tel Aviv