Senior Design Verification Engineer
Description
מהנדס/ת אימות עיצוב בכיר/ה בחברת Astera Labs תפקיד בפיתוח סביבות אימות מורכבות עבור שבבי ASIC בדור הבא של תשתיות AI. התפקיד כולל פיתוח testbenches וסביבות SystemVerilog/UVM, ניתוח coverage, ודיבאגינג של בלוקים דיגיטליים מורכבים בשיתוף עם צוות ה-Design. נדרש תואר ראשון בהנדסת חשמל, 3+ שנות ניסיון בפירות ASIC, ידע עמוק ב-SystemVerilog ומתודולוגיות אימות סטנדרטיות, בעיקר UVM. רצוי: תואר שני, ניסיון בפרוטוקולים כמו PCIe או CXL, וכישורים בדיבאגינג וחשיבה אנליטית חדה. מיקום: תל אביב · מחלקה: ASIC Engineering להגשת מועמדות: באתר החברה, דרך הכפתור למטה
Details
Location
false
Location
Tel Aviv
Senior Design Verification Engineer
This role is published on Astera Labs's own site. You apply there; our part is getting it seen.
Apply on the company sitePoser une questionSource
This listing was collected from a public external source. To contact the poster, visit the original post.
Original page at job-boards.greenhouse.io