Description

Un ingénieur/une ingénieure de vérification de conception senior chez Astera Labs développera des environnements de vérification avancés pour les puces ASIC destinées aux infrastructures IA dans le monde entier. Le poste comprend le développement de testbenches au niveau des unités et sous-systèmes en utilisant SystemVerilog et UVM, l'exécution de plans de vérification détaillés et la mise en œuvre de modèles de couverture fonctionnelle. Le candidat travaillera en étroite collaboration avec les ingénieurs de conception pour identifier et implémenter des corrections dans les conceptions numériques complexes. Un diplôme de premier cycle en génie électrique ou un domaine connexe est requis, ainsi que des connaissances en logique numérique, une maîtrise de la programmation (C/C++ ou Python) et une connaissance de base de Verilog ou SystemVerilog. Localisation : Tel Aviv · Département : ASIC Engineering Pour postuler : sur le site de l'entreprise, via le bouton ci-dessous

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Location

Tel Aviv