Description

Astera Labs በ Silicon Engineering ክፍል ውስጥ ሲኒየር Formal Verification መሐንዲስ/ት፣ ከጅምር ደረጃ እስከ የመጨረሻ ዲዛይን ፊርማ ድረስ ለ AI መሠረተ ልማቶች የሚገናኙ ቺፖች ፎርማል ቬሪፊኬሽን አካባቢዎችን የማዘጋጀት እና የማስተዳደር ኃላፊነት አለበት/ባት። ቦታው በ semiconductors ኩባንያዎች ውስጥ 4+ ዓመት የ Formal Verification ልምድ፣ Jasper እና VC Formal የመሳሰሉ ቱሎችን ጥልቅ ተገዢነት፣ RTL ዲዛይን እና የዲዛይን ህጎች ጥልቅ ግንዛቤ፣ እንዲሁም ጠንካራ የግንኙነት ክህሎቶች ይጠይቃል። SystemVerilog UVM ልምድ እና Ethernet፣ NVLink ወይም PCIe ደረጃዎች እውቀት ላላቸው ተወዳዳሪዎች ቅድሚያ ይሰጣል። ቦታ፡ Tel Aviv · ክፍል፡ Silicon Engineering CCE2 ለማመልከት፡ በኩባንያው ድረ-ገጽ፣ ከታች ያለውን አዝራር በመጠቀም

Details

Location

ቴል አቪቭ